שים לב כי טרנזיסטורים אלה של IGFET הם מסוג E מצב שיפור , וכך גם מכשירים שאינם פועלים בדרך כלל | אם A או A קלט הוא "גבוה" 1 , לפחות אחד הטרנזיסטורים התחתונים Q 3 או Q 4 יהיה רווי, ובכך להפוך את הפלט "נמוך" 0 |
---|---|
זה, עם זאת, היא לא הדרך היחידה שבה אנו יכולים לבנות שערים ההיגיון | זה מספק מתח יציאה מהמעבר המהיר יותר גבוה עד נמוך או נמוך עד גבוה עבור מתח קלט המשתנה באיטיות ממצב לוגי אחד למשנהו |
הטרנזיסטור העליון הוא IGFET P-channel | קח למשל, את המעגל מהפך הבא נבנה באמצעות P- ו- N-channel IGFETs: שים לב לתווית "V dd " על מסוף ספק הכוח החיובי |
---|---|
מוצא המעגל יהיה בין שני המפסקים | מכיוון שפלט שער TTL כזה צף כאשר הוא הולך "גבוה" 1 , קלט שער ה- CMOS יישאר במצב לא בטוח: למרבה המזל, יש פתרון קל דילמה זו, אחת כי הוא משמש לעתים קרובות במעגלים לוגיים CMOS |
קחו לדוגמה את זה, של שער NOR "unbuffered" לעומת " b buered", או B-series, שער NOR: בעיקרו של דבר, שיפור העיצוב של סדרת B מוסיף שני ממירים לפלט של מעגל NOR פשוט.
26